PLL: Yes, მთავარი მიზანი: Memory, DDR2, შეყვანა: SSTL-18, გამომავალი: SSTL-18, სქემების რაოდენობა: 1, თანაფარდობა - შეყვანა: გამომავალი: 1:10,
PLL: No, გამომავალი: Clock,
PLL: Yes, მთავარი მიზანი: SONET/SDH, Stratum, შეყვანა: LVCMOS, გამომავალი: LVCMOS, LVPECL, სქემების რაოდენობა: 1, თანაფარდობა - შეყვანა: გამომავალი: 11:13,
PLL: Yes, მთავარი მიზანი: SONET/SDH, Telecom, შეყვანა: LVCMOS, გამომავალი: LVCMOS, LVPECL, სქემების რაოდენობა: 1, თანაფარდობა - შეყვანა: გამომავალი: 6:5,
PLL: Yes, მთავარი მიზანი: 3G, Ethernet, SONET/SDH, შეყვანა: LVCMOS, LVDS, LVPECL, გამომავალი: LVDS, სქემების რაოდენობა: 1, თანაფარდობა - შეყვანა: გამომავალი: 2:2,
PLL: Yes, მთავარი მიზანი: SONET/SDH, შეყვანა: CMOS, გამომავალი: CML, CMOS, სქემების რაოდენობა: 2, თანაფარდობა - შეყვანა: გამომავალი: 3:3,
PLL: Yes, მთავარი მიზანი: Ethernet, SONET/SDH, Telecom, შეყვანა: LVCMOS, გამომავალი: LVCMOS, სქემების რაოდენობა: 1, თანაფარდობა - შეყვანა: გამომავალი: 11:10,
PLL: Yes, მთავარი მიზანი: Ethernet, SONET/SDH, შეყვანა: CML, გამომავალი: CML, სქემების რაოდენობა: 1, თანაფარდობა - შეყვანა: გამომავალი: 2:2,
